崗位職責:
1、和設(shè)計師密切合作,了解被測設(shè)計,制定測試方案和測試計劃;
2、應用UVM開發(fā)和維護芯片級和模塊級驗證環(huán)境,編寫testcase;
3、和設(shè)計工程師合作,執(zhí)行白盒驗證、灰盒驗證、后仿真;
任職要求:
1、掌握數(shù)字電路設(shè)計基礎(chǔ)知識和同步電路設(shè)計基礎(chǔ)知識;
2、精通System?Verilog,有UVM經(jīng)驗者優(yōu)先;
3、熟練掌握perl等腳本語言;
4、熟悉Verilog語言,熟悉RTL時序,能看懂Verilog代碼。