崗位職責(zé)：
1.?參與SOC產(chǎn)品的后端設(shè)計工作。
2?負責(zé)整合IO、analog、memory等?IP，以及邏輯電路的網(wǎng)表和版圖。
3.?負責(zé)設(shè)計環(huán)境的建立、PR?library的生成及修改、芯片的Floor?Plan、電源規(guī)劃、單元放置、時鐘樹綜合（CTS）、布線、時序分析(timing?analysis)、功耗(power?analysis)及IR?Drop分析、信號完整性(SI)分析，GDS輸出及物理驗證(DRC/?LVS?/ANT?with?Calibre)、DFM分析、寄生參數(shù)(SPEF?/?SDF?extract)?提取。
4.?協(xié)助前端的約束文件(SDC)的修改,?靜態(tài)時序分析(STA?with?PT),?Timing?Signoff。
5.?負責(zé)對深亞微米（40nm及以下）Foundry工藝和EDA工具進行技術(shù)評估。
6.?分析各工藝節(jié)點下的設(shè)計方法和流程，維護后端流程，完善設(shè)計方法。
任職要求：
1.?大學(xué)本科及以上學(xué)歷，電子類相關(guān)專業(yè)，五年以上后端設(shè)計經(jīng)驗。
2.?能獨立完成從netlist到GDS?signoff的后端設(shè)計工作。
3.?熟練使用Encounter、PT、Calibre等各種相關(guān)EDA工具。
4.?有較強的腳本（Perl、Tcl、Shell等）編程能力。
5.?具備較強的思考問題、分析問題、解決問題的能力和較強的應(yīng)變能力。
6.?具有良好的學(xué)習(xí)能力、團隊精神、責(zé)任感、積極主動、溝通能力強。
7.?有成功使用UPF/CPF完成多電壓域設(shè)計經(jīng)驗者尤佳。
8.?理解后端設(shè)計細節(jié)對ESD以及LATCH?UP影響的尤佳。
9.?深刻理解并執(zhí)行“持續(xù)改進”理念者，技術(shù)文檔編寫能力強者尤佳。
