-????????定義模塊級(jí)設(shè)計(jì)需求，完成設(shè)計(jì)文檔，并且用Verilog語(yǔ)言實(shí)現(xiàn)；-????????和驗(yàn)證工程師合作，確定驗(yàn)證策略及驗(yàn)證方案，進(jìn)行功能驗(yàn)證；-????????能完成代碼覆蓋率的分析，以及模塊在芯片內(nèi)的集成；-????????完成模塊綜合以及靜態(tài)時(shí)序分析。崗位要求-????????能獨(dú)立完成模塊的功能描述，文檔書(shū)寫(xiě)，以及RTL實(shí)現(xiàn)；-????????和驗(yàn)證工程師合作，完成模塊的功能性測(cè)試；-????????出色的編程能力（Verilog，C，Perl），有使用SystemVerilog語(yǔ)言經(jīng)驗(yàn)者優(yōu)先；-????????具有基本的芯片后端設(shè)計(jì)知識(shí)；-????????熟悉綜合工具（DC）以及時(shí)序收斂分析工具（Primetime）等的使用；-????????具有良好的團(tuán)隊(duì)合作以及較強(qiáng)的表達(dá)與溝通能力；-????????熟悉FPGA設(shè)計(jì)者優(yōu)先考慮；-????????有SSD控制器設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先考慮；-????????微電子、信息等相關(guān)專(zhuān)業(yè)本科及以上，擁有碩士研究生學(xué)歷者優(yōu)先；-????????至少兩年的本職位工作經(jīng)驗(yàn)。工作地點(diǎn)：杭州，成都