【職責(zé)描述】
1?制定驗(yàn)證計劃，搭建并維護(hù)集成驗(yàn)證環(huán)境和系統(tǒng)驗(yàn)證環(huán)境，并承擔(dān)系統(tǒng)驗(yàn)證工作。
2?完成function?coverage和code?coverage，?協(xié)助復(fù)現(xiàn)FPGA出現(xiàn)的問題。
3?負(fù)責(zé)門級仿真，并配合設(shè)計工程師做性能分析和功耗分析。
【職位要求】
1、3年以上工作經(jīng)驗(yàn)，學(xué)歷碩士以上，熟練掌握C/C++、Perl、Verilog、SystemVerilog等語言。
2、熟練掌握主要的仿真器、RTL?Debug工具。
3、熟悉UVM、Palladium者優(yōu)先。
4、有大型SOC驗(yàn)證經(jīng)驗(yàn)者優(yōu)先。
5、良好的團(tuán)隊(duì)合作精神和敬業(yè)精神。
